姜桂军[1]（2021）在《基于先进IC工艺的静电防护研究》文中研究表明目前的IC行业中,尤其是较为先进工艺下的芯片产品,由静电放电（Electrostatic Discharge,ESD）造成产品失效的隐患越来越高,ESD失效已经属于导致芯片可靠性问题的主要因素。静电现象在日常中随处可见,IC行业针对于静电的防护已经从源头到最终产品应用各个环节全方面采取措施。随着IC制造工艺变革,也给芯片静电防护设计增添了很多技术环节变化,本文就将对先进IC工艺下静电防护的设计,包括ESD器件和全芯片电路在内的内容做详细的研究和总结。其主要内容如下（1）研究了40nm CMOS工艺下几种常见ESD保护器件,主要关注器件的原理和TLP测试特性,包括PN结二极管系列、MOSFET系列和SCR系列。通过调整PN结结面积以及改变器件宽度改善器件在泄放ESD电流时的鲁棒性。研究了MOSFET器件基础结构改进,并通过测试结果探索MOSFET器件的工作原理,此外还探索了GGNMOS器件版图绘制方式的影响。研究了SCR的基本结构以及基于SCR结构改进的MLSCR和LVTSCR等器件工作机理,结合TLP测试结果重点介绍了MLSCR器件触发电压和维持电压的优化方法。（2）基于片上ESD保护内容,详细介绍40nm芯片中某模块设置的全芯片ESD保护网络结构。结合40nm工艺下BCM参数,重点叙述芯片模块端口的设计窗口提取工作,然后介绍该模块所使用的ESD全芯片防护方案。还研究了40nm工艺下电源保护单元RC Power Clamp,包括等效电路、器件结构和版图绘制。并结合流前期所做的ESD保护方案,对Tape out后的裸片进行TLP测试。对测试结果整理分析,展示该模块端口的全芯片ESD保护网络下各种模式（PS、NS、PD、ND）的TLP测试结果。（3）当遭受快速ESD事件（例如CDM）冲击的IC系统,ESD保护器件此时应具有快速开启导通电流的能力,否则会增加ESD的风险。MDTSCR在传统的DTSCR中嵌入了电流增益放大器模块,这使得器件的寄生双极结型晶体管的电流增益远高于传统的DTSCR内部晶体管,使得触发电压变小从而加快器件的开启速度。通过调整器件触发模块中二极管串的数量,MDTSCR可以适应不同的ESD设计窗口。实验结果表明,与传统的DTSCR器件相比,在28nm CMOS工艺下MDTSCR的开启时间减少了52%,触发电压从5.5V降低至4.5V。
卿乙宏[2]（2021）在《基于25nm先进工艺的ESD保护器件研究》文中研究表明静电放电（Electro Static Discharge）已经成为IC芯片领域最重要的可靠性问题之一,随着CMOS工艺尺寸的逐渐减小,尺寸等比例缩小带来的较薄栅氧化层、浅结、缩小面积带来的较低防护电流、高度集成带来的电容和电感等问题,对基于小尺寸工艺的ESD器件防护设计造成了极大挑战,因此针对小尺寸工艺的ESD器件防护显得愈发重要。为了满足下一代5G移动和物联网（Io T）的要求,使得ESD防护器件适用于射频电路（RF）、高速电路的更高工作频率和更宽的带宽（BW）,研究低触发电压、低寄生电容的ESD器件成为未来的研究重点。本文主要研究了基于25nm先进工艺制程下的ESD防护器件设计,主要工作集中在以下三个方面:（1）包括25nm工艺下的ESD设计窗口和全芯片防护网络,介绍了基本的ESD防护器件特性,主要包括二极管、GGNMOS器件、SCR（silicon controlled rectifier）类器件,SCR类器件包括DCSCR和DTSCR（Directly Connected silicon controlled rectifier和diode-triggered silicon controlled rectifier）。对单体器件进行流片、测试和分析验证,分析不同尺寸对器件的性能影响,分析基本器件的TLP测试曲线,对重要的参数如触发电压、维持电压和二次击穿电压电流进行分析,为以后优化以及应用基本器件作为ESD防护设计提供了思路和方向。（2）同时针对基于25nm工艺下常用ESD器件的寄生电容进行了测试分析,得到了器件重要尺寸对器件寄生电容的影响趋势,对比了不同ESD器件的寄生电容大小,结果表明二极管以及SCR类器件在具有更低的寄生电容,同时为未来先进工艺下低电容ESD防护设计提供了优化手段。（3）更基于射频电路的ESD防护进行了探究,在25nm方案上对常用的单体器件如二极管、SCR类器件,将这些器件接入GSG PAD,通过GSG焊盘来测试其RF特性,得到了常用器件的S参数以及输入阻抗随频率的变化特性曲线,进一步分析了相关器件结构以及版图布局对射频特性的影响,对比了相关器件的射频响应特性,为未来先进工艺下射频ESD的防护打下来坚实的基础。
邹柯鹏[3]（2021）在《基于0.6 μm CMOS工艺下的全芯片ESD防护研究》文中研究指明静电放电（Electro static Discharge,ESD）对人类来说是一种随处可见的现象,通常可以通过接触带静电物体产生,是人类生活中的一个小惊喜。但这会对集成电路（Integrated Circuit,IC）造成不可估量的后果,从而降低了芯片的使用寿命,以及提高了芯片的生产成本。为了应对ESD对芯片的损坏,本文将基于X-Fab工艺厂的0.6μm CMOS工艺（简称XC06）进行讲解。主要分为以下几点:1.针对常用ESD防护单元器件进行介绍,如二极管,BJT,GGNMOS,SCR。并对如何改变回滞型器件的触发电压和维持电压作出了总结和分析。对于触发电压来说主要方式分为改变PN结击穿电压,辅助触发,堆叠。其中有如a.改变PN结掺杂层b.嵌入多晶硅栅来减小寄生三极管的基区宽度和缩短泄放路径c.RC耦合辅助触发等。对于维持电压主要分为改变电流增益,增加泄放路径,堆叠。其中有如a.对有源区的分割,来改变寄生三极管的电流增益b.在常规的SCR中通过增加有源区来增加新的寄生三极管,从而形成新的泄放路径,来降低正反馈上的电流,等。2.分析此次XC06工艺下IO端口电路图,根据设计窗口的定义,提取相应端口的窗口,如IO端口与电源线和地线之间的设计窗口总共分别5.5V-10.8V,5.5V-11.7V,5.5V-13.5V。电源与地之间的设计窗口分别为5.5V-10.8V,5.5V-13.5V。并基于电路级防护的知识基础,对该项目提出相应的设计方案如基于电源轨的防护网络和基于压焊块的防护网络。3.主要对XC06工艺下所流片的器件结构和TLP测试结果进行分析,从而选取能够满足8KV防护要求和窗口的器件。其中有如单向防护器件二极管,双向防护器件GGNMOS和GDPMOS以及LVTSCR。同时在其基础加入电阻R,从而实现RC耦合的器件GCNMOS,GCPMOS和LVTSCR＿RES。并对RC耦合做了器件和电路仿真,并对其进行了分析。接着对电源钳位单元进行分析,如RCMOS,RCSCR。主要包括RC充放电对测试结果的影响,版图绘制导致器件导通不均匀等。最后对满足窗口要求的器件进行提取,并进行相应的组合以满足防护网络下的全芯片防护。
宋文强[4]（2020）在《集成电路ESD静电防护设计及闩锁免疫研究》文中认为随着集成电路工艺的进步,CMOS集成电路规模不断缩小以在同一区域封装更多的晶体管来提高运行速度和性能,栅极氧化物尺寸也被缩小以增加晶体管的电流密度,这使得集成电路芯片愈发脆弱,ESD静电放电造成的电子产品失效日渐显着,严重恶化芯片的可靠性。因此,集成电路的ESD防护问题也越发受到国内外产业界和学术界的重视,越来越多的产业界和学术界的研究人员投入到集成电路的ESD防护设计领域进行了深入研究,ESD静电防护也已经成为了半导体行业新的研究热点。本文的主要研究方向是ESD防护设计中的抗闩锁研究。文中介绍了ESD防护的相关基本理论和设计难点,基于多种不同的工艺制程及工作电压完成了ESD保护器件的抗闩锁设计,满足了相关应用领域的防护设计要求。本文的主要工作和创新点总结如下:（1）针对先进工艺中常用到的LVTSCR维持电压较低的问题,提出了一种具有低触发电压和高维持电压的MLVTSCR器件。通过将LVTSCR的跨接N+区域分割,并在其中嵌入P+区域,可以有效提升MLVTSCR器件的维持电压。其次,通过在NLVTSCR中引入PLVTSCR器件,构成了另一种新型ILVTSCR。通过在器件中引入一条新的电流泄放路径,实现了对ILVTSCR维持电压的提升。最后,提出一种新型的纵向双极结晶体管（BJT）触发硅控整流器（VBTSCR）。在基区浮空的纵向NPN晶体管的帮助下,新的硅控整流器（SCR）结构在相同的布局下,比先前的增强型横向硅控整流器（EMLSCR）获得更低的触发电压和更好的箝位能力。上述三种新型ESD器件相比传统的ESD防护器件,更适用于低压ESD防护工程。（2）针对中高压常用的MLSCR器件进行了一系列优化工作。首先,提出了一种嵌入NMOSFET的新型高维持电压硅控整流器（HHSCR）。通过将NMOSFET嵌入在改进的横向硅控整流器（MLSCR）的P阱中构建HHSCR,具有紧凑的布局,可以在较小的面积内提供较高的鲁棒性。其次,针对MLSCR的失效电流随维持电压上升而下降的问题,提出了一种增强型栅控二极管触发硅控整流器（EGDTSCR）,具有显着改善的维持电压和失效电流。通过在传统的MLSCR器件中添加两个栅控二极管,EGDTSCR在提供更高的维持电压的同时,还可有效提高器件的ESD鲁棒性。最后,针对RS232的系统级ESD防护,设计了片上TVS来保护RS232的I/O端口。片上TVS由IHBSCR实现,具有高维持电压和几乎无snapback特性,维持电流远高于最大I/O工作电流。通过嵌入两个p+/DNW/n+二极管到传统的双向DMLSCR,借助于表面P+/DNW/N+二极管路径的辅助泄放,IHBSCR具有极高的维持电压（几乎无回滞）和优越的鲁棒性,能够更有效地预防闩锁效应的发生。（3）基于高压BCD工艺中常见的闩锁问题,提出了几种新型的改进结构,有效提高了高压ESD器件的抗闩锁能力。首先,针对LMDOS-SCR的低维持电压,提出了一种P+浮空的新型ESD保护器件MLDMOS-SCR。通过将阳极P+浮空,并在源极插入一个额外的P+区域,形成RC电路降低触发和一个浮空的PIN二极管来提高维持电压。其次,针对LDMOS-SCR的低维持电压提出了一种改进的横向双扩散MOS硅控整流器（ILDMOS-SCR）。通过在传统的LDMOS-SCR中嵌入一个栅控二极管,借助反向栅控PIN二极管通路的辅助泄放,ILDMOS-SCR可大幅提高维持电压以实现闩锁免疫。此外,通过增加器件宽度的方式有效解决了ILDMOS-SCR单指器件中出现的电流饱和效应,实现了极佳的ESD性能。最后,利用分割技术实现了一种高维持电压的SEG-LDMOS-DDSCR。通过将双向LDMOS-DDSCR的两边源极N+切割并嵌入P+块,降低了寄生NPN的发射极效率使β下降,同时插入的P+块形成了内嵌PIN二极管,有效的提高了SEG-LDMOS-DDSCR的维持电压,避免了高压应用中常见的闩锁效应的发生。
杨波[5]（2020）在《基于LVTSCR的集成电路ESD防护器件设计》文中进行了进一步梳理静电放电（Electro Etatic Discharge,ESD）已成为集成电路产品失效的一个主要原因,随着工艺技术的进步,器件的特征尺寸越来越小,芯片的抗ESD能力也在不断下降,片上ESD防护电路已成为电路设计中不可或缺的重要模块。ESD防护器件是防护电路的最基本单元,由于工艺特征尺寸的不断下降压缩ESD设计窗口,ESD防护器件的触发电压和维持电压成为器件优化的关注点。鉴于此,本文的主要目标是设计具有高维持电压和低触发电压的ESD防护器件。本文基于0.18μm BCD工艺,在对比传统ESD防护器件的优缺点后,以传统的LVTSCR作为优化设计对象,主要创新成果如下:（1）针对传统LVTSCR维持电压低的缺点,本文提出一种新型的EWLVTSCR。通过在MOS结构下方添加重掺杂P型浅阱,降低寄生NPN三极管的放大倍数,削弱器件内部的正反馈机制,从而达到提高维持电压的目的。使用TCAD仿真工具进行验证,实验结果表明:添加P浅阱后,器件的维持电压明显提高,逐步增大P浅阱的横向尺寸,器件的维持电压可以提高到3.8V以上,可以解决3.3V防护电路中的闩锁问题。为了扩大新器件的适用范围,改变P浅阱的位置,在触发电压略微提高的情况下,新型的EW-LVTSCR2维持电压提高到5.8V以上,可用于5V电路的ESD防护。（2）为了降低器件的触发电压,本文从减少触发路径上电压消耗的思路出发,提出一种MTSCR器件结构,在器件发生雪崩击穿后,触发路径上的电压消耗减少,从而降低触发电压。实验结果表明,雪崩击穿电压基本不变,触发电压下降0.5V。嵌入P浅阱的EW-MTSCR结构,实现了低触发电压,高维持电压的设计目标。在维持电压满足5V防护电路需求的前提下,将GGNMOS路径开启后的电流引入到阱内的EW-LVTSCR3器件结构,不仅SCR路径更容易开启,而且触发电压下降0.6V。
王晶亮[6]（2020）在《碳化硅功率MOSFET基于低频噪声的可靠性研究》文中提出碳化硅（SiC）材料因其优越的性能而被公认为是进一步提高功率密度,系统开关频率和功率电子系统效率优先的选择。近二十年来,随着材料制造技术的飞速发展,SiC功率金属-氧化物半导体场效应晶体管（MOSFET）已广泛应用于电力电子设备中。在极端工作条件的应用中,SiC功率MOSFET可能会发生迁移率降低,性能退化等可靠性问题,影响器件和系统工作的可靠性。因此,SiC功率MOSFET在极端工作条件下的退化规律及可靠性需要更深入的研究。本文主要基于电学特性及低频噪声特性（LFN）对SiC功率MOSFET在不同应力下（短路（SC）应力、传输线脉冲（TLP）应力和非钳位电感开关（UIS）应力）的可靠性进行研究。论文的主要的研究工作和结果包括:（1）讨论了短路应力下SiC功率MOSFET应力前后的电学特性与低频噪声特性。短路应力实验的结果表明,器件的导通电阻(Rdson)和阈值电压(Vth)短路应力后明显增加,漏源电流(Ids)随着短路应力次数的增加而明显减小。此外,SiC功率MOSFET的栅极-源极泄漏电流(Igss)以及体二极管泄漏电流,在1000次短路电流应力后增加了数个数量级。器件的栅极电容与栅极电压（Cg-Vg）曲线正向漂移,这表明在短路应力后,器件的损伤区域位于沟道区的栅氧化层。LFN结果表明缺陷密度随着应力次数的增加而增加。基于电学特性与应力前后的低频噪声实验结果,短路电流应力下器件退化的物理机理为:SiC功率MOSFET器件短路应力期间沟道区受到峰值电离率、垂直电场以及高温的影响,碳硅键（Si-C）断裂,产生额外的碳空位,最终导致SiC/Si O2界面和栅氧化层上电活性缺陷的产生,引起缺陷密度的增加。此外,器件内残留的N原子在应力期间发生氧化反应,释放的激活能导致载流子数的波动,产生低频噪声。（2）使用传输线脉冲测试研究了SiC功率MOSFET的静电放电可靠性。实验结果表明,器件的导通电阻与阈值电压随着TLP应力次数的增加而降低,栅极-源极泄漏电流在应力前后未发生明显的变化。应力后器件的漏源电流则随着应力次数增加而增加。器件的栅极电容与栅极电压曲线负向漂移,这表明在TLP应力期间,器件JFET区的栅氧化层遭受损伤,空穴注入到器件JFET区的栅氧化层内。应力前后的低频噪声的结果表明,在TLP应力后,基于LFN理论基础上提取的缺陷密度是应力前器件的4倍。器件在TLP应力下的退化机理为:由于栅极强电场作用,电子隧穿至Si O2的导带,电子在电场的作用下加速后与二氧化硅晶格发生碰撞,导致硅氧键（Si-O）以及Si-C键断裂,氧空位与碳空位产生,器件缺陷密度增加,并引起器件电学特性的变化。（3）研究了UIS应力下SiC功率MOSFET电学参数及低频噪声参数的退化。UIS应力后,器件的导通电阻明显增加,阈值电压无明显变化,漏源电流随着雪崩应力次数的增加而逐渐减小。此外,应力后SiC功率MOSFET的栅极-源极泄漏电流约有5倍的增加。器件的栅极电容与栅极电压曲线负向漂移,这表明在雪崩应力后,器件的损伤区域位于JFET区的栅氧化层。应力前后的低频噪声结果表明,在多次雪崩应力后,基于LFN理论基础上提取的缺陷密度是应力前器件的2.4倍。器件退化的机理为:由于UIS应力期间JFET区栅氧化层承受峰值的电场以及碰撞电离率,导致电活性缺陷产生,缺陷密度增加。与此同时,由于垂直电场,空穴在应力期间注入到器件JFET区的栅氧化层内,引起器件电学特性的变化。
杜飞波[7]（2020）在《基于先进集成电路工艺的ESD防护研究设计》文中研究说明随着全球半导体行业的发展,集成电路（Integrated Circuit,IC）的工艺节点不断微缩至纳米量级。此时,晶体管的物理尺寸更小,芯片规模更大,这都会使得半导体产品更易受到各种静电放电（Electrostatic Discharge,ESD）事件的损伤,如人体放电模式（Human Body Model,HBM）,器件充电模式（Charged Device Model,CDM）等。这将严重地恶化半导体芯片的可靠性,从而制约了产品的快速迭代。因此,ESD防护技术已经成为半导体行业不可或缺的研究热点。本文主要涉及片上ESD防护领域的研究。首先,系统性的阐述了基于先进纳米级互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor,CMOS）工艺和三维鳍式场效应晶体管（FinFET）工艺开展ESD防护工作所面临的各种挑战;之后,针对几种不同的先进ESD防护应用进行了深入地研究,并提出解决方案,主要包括低压电路的ESD防护设计,高鲁棒型电路的ESD优化和双向集成电路端口的ESD防护。本文的主要工作和创新点总结如下:（1）先进低压工艺中的HBM和CDM防护是比较困难的,要求ESD防护器件具有快的导通速度,低的瞬态过冲电压,合适的准静态触发特性以及优越的电压钳制能力等。为了解决上述难题,本文首先提出两种改进型的二极管串辅助触发的可控硅整流器（Diode-Triggered Silicon-Controlled Rectifier,DTSCR）。通过将高电流增益的复合晶体管（Sziklai复合管和Darlington复合管）嵌入到DTSCR器件,可以大幅提升SCR路径中的寄生晶体管导通速度和电流正反馈建立速度,从而将器件的导通时间大幅缩减至皮秒级别,并获得更加可控的准静态触发特性;其次,为了进一步优化直连型SCR（Direct-connected SCR,DCSCR）的瞬态过冲电压和电压钳制能力,本文还提出一种改进型DCSCR结构。该器件通过优化其辅助触发二极管路径和主SCR路径上的寄生电阻,可大幅降低器件的过冲电压,改善电压钳制能力,从而实现了CDM防护面积效率80%的提升。上述三种新型ESD结构相比传统的防护器件,均更加适用于先进的HBM和CDM防护工程。（2）针对先进的高鲁棒型ESD防护进行了一系列优化工作。首先,为了改善CMOS工艺中常用的栅极接地的N型MOSFET（Gate-Grounded N-MOSFET,GGNMOS）器件的电流泄放能力,本文提出了一种增强型的GGNMOS器件。该器件通过在其N型保护环中嵌入高鲁棒性的SCR电流通路,相比两种传统的GGNMOS结构,可分别实现8倍和4倍的鲁棒性提升;其次,为了便于快捷地判别由电流不均匀导通导致的鲁棒性下降问题,本文还提出了一套用于验证ESD器件电流导通均匀性的传输线脉冲（Transmission Line Pulse,TLP）测试方法学,该方法学相比传统的失效分析手段,具有便捷,经济等优点;最后,本文还针对先进外延工艺中ESD器件的异常失效现象进行了讨论,并提出两种阱电阻的版图优化措施。其中,相比调节阱电阻的长度,分割阱接触条的策略更为高效,可以在版图面积不变的前提下,大幅地优化器件的ESD防护性能。（3）对于一些先进的双向电路端口,通常需要ESD防护器件具有较低的触发电压,双向的电流泄放能力和紧凑的版图布局。为满足上述设计需求,本文首先提出一种紧凑的自隔离型双向SCR（Dual-Directional SCR,DDSCR）,可以在一个N阱内实现非常紧凑的版图布局。相比传统的DDSCR器件,该器件可以实现最高的ESD防护面积效率（8.81V/?m2）。此外,进一步考虑高压应用对维持电压的需求,该器件还可实现最高的品质因数（63.4V2/?m2）;其次,为满足先进工艺中I/O端口对ESD器件低触发电压的需求,本文提出了一种低压型DDSCR器件。通过借助N+/P-ESD结来辅助触发,该器件可以实现对65nm工艺中3.3V/5V I/O端口的有效ESD防护;最后,为了克服双向SCR器件中普遍存在的电流饱和效应对器件鲁棒性及防护有效性的影响,本文还提出一种改进型的双向器件结构,其可以有效抑制大电流时的电流饱和现象,从而实现16.5%的鲁棒性提升。
董小雨[8]（2020）在《低压纳米工艺ESD防护器件与全芯片网络设计》文中研究说明静电放电（Electro-Static Discharge,ESD）是有限的电荷在两个不同电势的物体之间转移的事件。ESD产生的瞬间高电压和大电流,会导致半导体集成电路发生失效。近年来,主流半导体工艺从微米量级进步到纳米工艺量级,这意味着芯片具有更小的尺寸和更大的规模,相应的对ESD防护设计的要求也更加严格。全芯片ESD防护设计是集成电路芯片工程应用的重点,本文将结合纳米工艺的特点,设计针对片上全芯片电路的ESD防护方案,并重点在28nm工艺上完成流片验证。本文的主要工作集中在以下三个方面:（1）就目前低压纳米工艺ESD防护的发展态势做了简要介绍,系统性的阐述了与ESD防护相关的基础理论,包括工程应用中常用的四种ESD测试模型和ESD设计窗口的计算方法。详细介绍了常用的四种ESD防护器件Diode、BJT、MOSFET和SCR的工作原理和优化器件触发电压与维持电压的方法。（2）针对28nm工艺中1.8V工作电源电压芯片制定了三种全芯片ESD防护方案,设计窗口为2.7V-6.12V。输入/输出（Input/Output,I/O）端口防护器件分别使用文章中介绍的PN结二极管、MOSFET和LVTSCR三类ESD保护器件,电源钳位电路使用通过探测ESD脉冲上升沿触发的RC钳位电路（RC Power Clamp）。分别对这三种全芯片防护方案的封装电路进行ESD测试,结果显示三种方案全部满足2KV HBM和400V CDM的测试要求。本文还针对一个3.3V工作电源电路中的一个失效I/O进行了失效分析,使用OBRICH热点定位、电路仿真、TLP测试和工艺分析这四种方法以验证失效机制,最后针对性的提出了两种改进方案。（3）针对传统全芯片ESD防护网络消耗的芯片面积过大的问题,创新性地提出了一种紧凑复合型SCR器件（Compact Compound SCR,CCSCR）。CCSCR内部寄生了三条SCR放电通路和三条二极管放电通路,CCSCR采用本征寄生SCR和ESD二极管作为主要的ESD放电路径,可以实现六种ESD放电模式（PS、PD、NS、ND、DS、SD）的全芯片ESD防护,能大大降低芯片的面积消耗,实现高ESD鲁棒性。TCAD（Technology Computer-Aided Design）仿真结果表明,所提出的CCSCR具有较低的触发电压和较高的维持电压。此外,还提出了利用RC探测电路作为CCSCR的外挂辅助触发电路的方法来进一步降低主放电器件SCR的触发电压。
宋施雨[9]（2020）在《先进集成电路的全芯片ESD防护研究》文中指出近年来,我国的集成电路产业发展迅速,陆续涌现出不少优秀的半导体公司,很多公司、研究所和高校也将目光放在了高性能集成电路研究上,高性能集成电路的高工作频率、低功耗等特点要求必须采用先进半导体制造工艺进行制造。在此背景下,集成电路产品的可靠性是其具有国际竞争力的重要保障。对此,本论文开展了先进工艺下集成电路ESD全芯片防护的研究工作。本文讲解了ESD的基本概念,通过统计数据说明ESD引起集成电路失效带来的损失之大,对集成电路的ESD防护研究迫在眉睫。在急需对集成电路进行ESD防护的基础上,引出ESD防护设计的基础概念,介绍ESD防护设计窗口在ESD设计中的指导作用。讲解二极管、BJT管、MOS管和SCR等器件的ESD工作原理。说明常规SCR的瞬态特性不符合ESD设计窗口,引入MLSCR、LVTSCR等低触发电压SCR的原理分析。由于为了进行电平兼容,先进工艺下的部分I/O会工作在高压下,高压I/O的ESD防护需要投入更大精力。ESD全芯片防护首先需要研究ESD器件的性能,本文基于28nm CMOS工艺对二极管、MOS管、低触发电压SCR以及Cascode器件进行研究。其中二极管与MOS管的结构简单、工艺兼容性强等特点,是用于全芯片ESD防护的首选器件。研究表明,二极管单位面积防护能力最高;MOS管作为ESD防护器件不用特意优化触发电压与维持电压;MLSCR、LVTSCR和MVSCR等低触发电压器件,具有回滞特性且发生回滞后导通电阻极小的特点。本项目中针对高压过驱动类型电路,研究Cascode的ESD表现,Cascode结构可以有效避免高压对常规器件栅极造成热载流子集聚以致发生器件性能衰退。本文介绍了全芯片ESD防护理论,考虑到研发时间、制造成本和性能稳定性,采用研发周期快、器件稳定性强的基于电源轨的全芯片ESD防护方案。首先对被防护芯片的模块进行抽象分解,抽象出各模块与各电源轨之间的关系。芯片主要分为数字输入输出模块、模拟输入输出模块以及内核逻辑模块,ESD全芯片设计的目的是在芯片的两个位于任意模块的任意引脚之间发生ESD事件,都有对应的ESD泄放通路对其进行防护。通过设计的ESD器件完成对ESD的全芯片防护,流片结果显示高压引脚在ND ESD脉冲下未达到既定防护标准,对此提出后续改进方案,成功定位出问题点并提出解决方案。
侯飞[10]（2019）在《新型集成电路ESD防护器件研究》文中指出静电和静电放电（Electrostatic Discharge,ESD）是自然界中普遍存在的一种现象。随着半导体制造工艺尺寸的不断缩小和集成电路规模的不断增大,静电放电造成的电子产品失效和良率降低问题日渐显着,因此,静电放电也受到越来越多的行业关注。为降低ESD带来的损失,集成电路的ESD保护设计成为芯片设计过程中必不可少的工作内容。虽然随着工艺尺寸缩小,芯片工作电压降低,但远远比不上氧化层、源漏极击穿电压下降的速度,导致ESD保护设计窗口被严重压缩,ESD设计面临的挑战越来越大。因此,探究具有低触发电压、低导通电阻、高鲁棒性的ESD保护器件对于构建小尺寸工艺下的全芯片ESD保护方案具有重要意义。作为单位面积下鲁棒性最高的ESD保护器件,可控硅整流器（Silicon Controlled Rectifier,SCR）拥有回滞深、导通电阻低、保护能力强的优点,其缺点是维持电压低、触发电压高。但在低电压工作环境下,SCR的低维持电压问题得到缓解。基于该点,本文的主要研究方向是不同等级工作电压的低触发电压SCR器件,从器件结构、版图优化、双向ESD保护通路构建、高温稳定性以及辅助触发可靠性等几个方面着手,提出了新型的低触发电压SCR器件结构。本文主要研究内容总结如下:（1）通过对直连二极管触发的SCR器件（Direct-Connected SCR,DCSCR）与传统SCR器件结构、版图布局的对比研究,指出DCSCR存在版图面积较大、金属有效宽度减少、缺乏反向ESD保护通路等问题。针对前两个问题,提出了一种嵌入式电阻触发的低压SCR结构,将原本DCSCR中隔离用的深N阱作为两个触发二极管之间的连接电阻,在维持触发方式不变的基础上,优化了器件版图布局和金属连线,节省了约10%的版图面积。针对DCSCR缺乏反向通路的问题,提出了一种双向低触发电压的SCR器件结构,保留了由两个直连二极管构成的低压触发通路,且具有双向ESD保护能力,适用于ESD全芯片保护方案中具有双向电压输入/输出的端口保护。（2）对触发电压可调的二极管串触发的SCR（Diode-Triggered SCR,DTSCR）触发机理进行研究,提出了带有后端制程所产生的寄生电阻（包括接触孔、金属连线、通孔等）的触发模型。在此基础上,提出了一种高温稳定的DTSCR（ThermalStable DTSCR,TSDTSCR）结构。该结构利用具有正温度系数的寄生电阻在高温下阻值上升、压降上升的特性,以补偿二极管正向导通电压下降而引起的触发电压下降行为。实验结果显示,TSDTSCR可将触发电压的下降率从27.18%降低到13.49%。通过减少外接二极管串上的金属接触继续提高寄生电阻的大小,改进型TSDTSCR再次将触发电压的下降率降低到5.61%,可有效避免误触发的发生。除了触发电压更稳定之外,新型TSDTSCR结构的维持电压在高温下同样更加稳定,甚至出现了上升的趋势,更有效地预防了闩锁效应的发生。（3）通过实际版图和实测结果指出电流辅助触发的DTSCR器件存在的问题:二极管串版图面积过大,且有无法正常触发的风险。为节省版图面积、提高器件触发的可靠性,提出了一种电压辅助触发的SCR结构——在主SCR中嵌入一个NMOS（N-channel Metal Oxide Semiconductor）,利用外部NMOS串的导通给内嵌NMOS施加栅压以开启内嵌NMOS,进而触发主SCR。该结构将辅助触发的NMOS串的版图面积缩减到二极管串版图面积的31.10%,极大地节约了生产成本。同时,NMOS的精确阈值电压控制也消除了电流触发器件无法顺利触发SCR的风险。（4）提出了一种ESD鲁棒性优化的GGNMOS（Gate-Grounded NMOS）结构,并通过仿真及实验研究了器件的ESD性能。该结构利用BCD工艺中固有的P-Base层,在不增加器件面积、工艺层次及生产成本的基础上,有效地缓解了轻掺杂漏工艺引起的电流集聚效应,将传统GGNMOS的保护能力提高了15.38%。
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本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 论文内容及结构安排 |
| 第二章 ESD保护基础知识 |
| 2.1 ESD防护基础 |
| 2.2 ESD设计窗口 |
| 2.3 ESD测试模型 |
| 2.3.1 人体模型(HBM) |
| 2.3.2 机器模型(MM) |
| 2.3.3 充电器件模型(CDM) |
| 2.3.4 传输线脉冲模型(TLP) |
| 2.4 ESD测试模式 |
| 2.5 本章小结 |
| 第三章 40nm CMOS工艺ESD防护器件研究 |
| 3.1 40nm工艺下ESD防护器件设计 |
| 3.2 二极管 |
| 3.3 GGNMOS与 GDPMOS |
| 3.4 SCR |
| 3.4.1 普通SCR |
| 3.4.2 MLSCR |
| 3.4.3 LVTSCR |
| 3.5 本章小结 |
| 第四章 基于40nm CMOS工艺全芯片ESD防护设计 |
| 4.1 40nm工艺参数以及设计窗口 |
| 4.2 ESD全芯片方案设计 |
| 4.2.1 二极管全芯片防护方案 |
| 4.2.2 MOSFET全芯片防护方案 |
| 4.2.3 基于LVTSCR的全芯片防护网络 |
| 4.2.4 电源保护电路(RC Power Clamp) |
| 4.3 全芯片ESD保护方案TLP测试结果 |
| 4.4 芯片ESD防护实验电路 |
| 4.5 本章小结 |
| 第五章 一种快速开启的改进型DTSCR器件研究 |
| 5.1 传统DTSCR |
| 5.2 新型快速开启的低触发改进型DTSCR |
| 5.2.1 MDTSCR的电流电压特性 |
| 5.2.2 MDTSCR的开启时间 |
| 5.2.3 二极管串数目对器件性能的影响 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 先进ESD防护设计基础 |
| 2.1 ESD防护设计基本概念 |
| 2.2 ESD模型及测试基础 |
| 2.2.1 ESD主要模型 |
| 2.2.2 TLP测试标准和方法 |
| 2.2.3 ESD设计窗口 |
| 2.3 先进工艺下ESD防护设计基础 |
| 2.3.1 低触发电压低寄生电容的ESD防护设计基础 |
| 2.3.2 射频电路的ESD防护设计基础 |
| 2.4 本章小结 |
| 第三章 基于25NM工艺的常用ESD器件研究 |
| 3.1 25NM工艺防护重点 |
| 3.1.1 25NM工艺分析及设计窗口定义 |
| 3.1.2 基于25NM工艺全芯片防护网络 |
| 3.2 二极管防护设计 |
| 3.3 GGNMOS防护设计 |
| 3.4 SCR类器件防护设计 |
| 3.5 RC CLAMP防护设计 |
| 3.6 本章小结 |
| 第四章 低电容ESD器件研究 |
| 4.1 低电容ESD防护器件研究基础 |
| 4.2 二极管器件电容研究 |
| 4.3 GGNMOS器件电容研究 |
| 4.4 SCR类器件电容研究 |
| 4.5 本章小结 |
| 第五章 基于25NM的ESD防护器件射频特性 |
| 5.1 基于25NM的射频ESD器件基础 |
| 5.2 基于25NM的ESD二极管射频特性 |
| 5.2.1 25NM标准ESD二极管射频特性 |
| 5.2.2 版图改进的双FINGER的 ESD二极管射频特性 |
| 5.3 基于25NM工艺的DCSCR的射频特性 |
| 5.4 总结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题的研究背景 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要内容 |
| 1.4 论文的结构安排 |
| 第二章 ESD防护理论基础 |
| 2.1 ESD防护设计过程 |
| 2.2 ESD设计窗口 |
| 2.3 ESD防护器件 |
| 2.3.1 无回滞器件 |
| 2.3.2 回滞器件 |
| 2.3.2.1 BJT |
| 2.3.2.2 GGNMOS |
| 2.3.2.3 SCR |
| 2.4 回滞器件的研究 |
| 2.5 ESD模型和测试技术 |
| 2.5.1 人体模型(HBM) |
| 2.5.2 机器模型(MM) |
| 2.5.3 充电器件模型(CDM) |
| 2.5.4 传输线脉冲(TLP) |
| 2.6 本章小节 |
| 第三章 基于0.6μm CMOS工艺的ESD全芯片防护设计 |
| 3.1 电路级ESD防护方法概述 |
| 3.1.1 基于电源轨的ESD防护网络 |
| 3.1.2 基于压焊块的ESD防护网络 |
| 3.2 0.6μm CMOS工艺ESD保护设计窗口 |
| 3.2.1 输入IN端口的窗口提取 |
| 3.2.2 输出OUT端口的窗口提取 |
| 3.2.3 电源到地的窗口提取 |
| 3.3 0.6μm CMOS工艺下的ESD防护方案 |
| 3.3.1 基于电源轨的ESD防护方案 |
| 3.3.2 基于压焊块的ESD防护方案 |
| 3.4 本章小结 |
| 第四章 基于0.6μm CMOS工艺下的ESD防护器件分析 |
| 4.1 应用于ESD单向防护单元的分析 |
| 4.2 应用于ESD双向防护单元的分析 |
| 4.2.1 GGNMOS和 GDPMOS的分析 |
| 4.2.1.1 GGNMOS |
| 4.2.1.2 GDPMOS |
| 4.2.2 GCNMOS和 GCPMOS的分析 |
| 4.2.2.1 GCNMOS |
| 4.2.2.2 GCPMOS |
| 4.2.3 LVTSCR器件的特性分析 |
| 4.2.3.1 LVTSCR_N |
| 4.2.3.2 LVTSCR_N_RES |
| 4.2.3.3 LVTSCR_P |
| 4.3 应用于电源钳位单元的设计和分析 |
| 4.3.1 RCMOS的设计和分析 |
| 4.3.2 RCSCR的设计和分析 |
| 4.4 器件的选取和方案总结 |
| 4.4.1 器件的选取和组合 |
| 4.4.2 器件的改进 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 集成电路静电保护研究现状及发展趋势 |
| 1.3 静电防护面临的困难及挑战 |
| 1.3.1 先进工艺下的静电防护设计 |
| 1.3.2 低功耗集成电路的静电防护 |
| 1.3.3 CMOS集成电路中的闩锁问题 |
| 1.4 论文的组织架构 |
| 第二章 集成电路片上ESD防护理论 |
| 2.1 ESD模型分类 |
| 2.1.1 人体放电模型 |
| 2.1.2 机器放电模型 |
| 2.1.3 充电器件模型 |
| 2.2 ESD测试方法 |
| 2.2.1 I/O引脚到VDD和 VSS放电测试 |
| 2.2.2 I/O引脚PIN-TO-PIN测试 |
| 2.2.3 VDD到 VSS之间静电放电测试 |
| 2.3 ESD可靠性和设计窗口 |
| 2.4 全芯片ESD防护理论 |
| 2.5 传统ESD防护器件特性 |
| 2.5.1 二极管 |
| 2.5.2 栅接地的NMOS管(GGNMOS) |
| 2.5.3 硅控整流器 |
| 2.6 典型的ESD物理机制 |
| 2.6.1 ESD器件中的三种击穿机制 |
| 2.6.2 电导调制效应 |
| 2.6.3 柯尔克效应 |
| 2.7 本章小结 |
| 第三章 低压集成电路的ESD防护 |
| 3.1 传统的低触发电压硅控整流器 |
| 3.2 新型MLVTSCR器件设计 |
| 3.2.1 新型MLVTSCR器件结构及原理分析 |
| 3.2.2 新型MLVTSCR器件测试结果及分析 |
| 3.3 改进的新型ILVTSCR器件 |
| 3.3.1 新型ILVTSCR器件结构和操作原理 |
| 3.3.2 新型ILVTSCR器件结果和讨论 |
| 3.4 新型纵向双极结晶体管触发SCR |
| 3.4.1 VBTSCR器件原理及分析 |
| 3.4.2 VBTSCR测试结果与讨论 |
| 3.5 本章小结 |
| 第四章 中高压集成电路的ESD防护 |
| 4.1 传统的中高压ESD防护器件优化设计 |
| 4.1.1 降低ESD防护器件放大增益的优化设计 |
| 4.1.2 基于堆叠技术的传统高维持电压ESD设计 |
| 4.2 新型高维持电压硅控整流器HHSCR |
| 4.2.1 HHSCR器件结构及原理分析 |
| 4.2.2 HHSCR器件测试结果及分析 |
| 4.3 新型增强型栅控二极管触发的硅控整流器(EGDTSCR) |
| 4.3.1 EGDTSCR器件结构及原理分析 |
| 4.3.2 EGDTSCR器件测试结果及分析 |
| 4.4 新型高维持电压双向硅控整流器IHBSCR |
| 4.4.1 系统级ESD防护 |
| 4.4.2 RS232系统级ESD保护的设计考虑 |
| 4.4.3 IHBSCR的 TCAD仿真结果和物理机理讨论 |
| 4.4.4 IHBSCR器件测试结果及分析 |
| 4.5 本章小结 |
| 第五章 高压LDMOS的 ESD防护 |
| 5.1 传统LDMOS优缺点及自保护 |
| 5.2 栅接地的LDNMOS特性 |
| 5.3 传统LDNMOS-SCR的 ESD特性 |
| 5.4 新型MLDMOS-SCR器件 |
| 5.4.1 改进型MLDMOS-SCR的结构和机理 |
| 5.4.2 MLDMOS-SCR仿真结果与分析 |
| 5.5 新型高压ESD防护ILDMOS-SCR器件 |
| 5.6 基于分割技术的新型SEG_LDMOS-DDSCR器件 |
| 5.6.1 传统双向LDMOS-SCR器件 |
| 5.6.2 基于分割结构的高维持电压设计 |
| 5.6.3 新型高鲁棒性SEG-LDMOS-SCR器件 |
| 5.6.4 新型分割SEG-LDMOS-DDSCR测试结果及分析 |
| 5.7 本章小结 |
| 第六章 结论及展望 |
| 6.1 结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展现状 |
| 1.3 ESD失效种类及分析 |
| 1.3.1 ESD失效种类 |
| 1.3.2 失效分析方法 |
| 1.4 TCAD仿真平台 |
| 1.5 本文内容安排 |
| 2 ESD测试模型和测试方法 |
| 2.1 ESD测试模型 |
| 2.1.1 组件级模型 |
| 2.1.2 系统级模型 |
| 2.2 ESD测试方法 |
| 2.2.1 HBM模型和MM模型的测试 |
| 2.2.2 系统级模型测试 |
| 2.3 传输线脉冲测试 |
| 2.4 本章小结 |
| 3 ESD防护网络和器件 |
| 3.1 ESD防护网络 |
| 3.2 ESD器件性能评估 |
| 3.3 ESD设计窗口 |
| 3.4 ESD防护器件 |
| 3.4.1 二极管 |
| 3.4.2 BJT和MOS |
| 3.4.3 SCR |
| 3.5 本章小结 |
| 4 新型LVTSCR防护器件设计 |
| 4.1 触发电压的优化 |
| 4.2 维持电压的优化 |
| 4.3 闩锁免疫的新型EW-LVTSCR器件 |
| 4.3.1 器件结构 |
| 4.3.2 仿真结果 |
| 4.3.3 原理分析 |
| 4.3.4 新型器件关键参数的影响 |
| 4.3.5 维持电压的进一步提高 |
| 4.4 本章小结 |
| 5 新型MTSCR防护器件设计 |
| 5.1 MTSCR器件结构 |
| 5.2 MTSCR器件仿真验证与分析 |
| 5.3 新型器件的优化方案1 |
| 5.3.1 器件结构 |
| 5.3.2 仿真结果 |
| 5.3.3 机理分析 |
| 5.3.4 关键参数的影响 |
| 5.4 新型器件的优化方案2 |
| 5.4.1 器件结构 |
| 5.4.2 器件仿真与分析 |
| 5.4.3 维持电压的进一步提高 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 参考文献 |
| 个人简历、在学期间发表的学术论文与研究成果 |
| 致谢 |
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 碳化硅功率器件的发展及现状 |
| 1.2.1 碳化硅功率器件的发展过程 |
| 1.2.2 碳化硅功率器件可靠性的研究现状 |
| 1.3 论文的主要研究内容 |
| 第二章 碳化硅功率器件的电学特性与低频噪声 |
| 2.1 碳化硅功率MOSFET的电学特性 |
| 2.2 碳化硅功率MOSFET中的低频噪声 |
| 2.2.1 噪声的分类与起源 |
| 2.2.2 低频噪声的测试与分析 |
| 2.3 本章小结 |
| 第三章 碳化硅功率MOSFET器件短路电流应力下的退化特性 |
| 3.1 短路电流应力实验平台的设计与搭建 |
| 3.2 短路电流应力实验过程 |
| 3.3 短路电流应力对器件I-V特性的影响 |
| 3.4 短路电流应力对器件C-V特性的影响 |
| 3.5 短路电流应力前后器件的低频噪声特性及退化机理 |
| 3.6 本章小结 |
| 第四章 碳化硅功率MOSFET器件TLP应力下的退化特性 |
| 4.1 ESD放电模型 |
| 4.2 TLP应力实验系统 |
| 4.3 ESD实验方案 |
| 4.4 TLP应力对器件I-V特性的影响 |
| 4.5 TLP应力对器件C-V特性的影响 |
| 4.6 TLP应力前后器件的低频噪声特性及退化机理 |
| 4.7 本章小结 |
| 第五章 碳化硅功率MOSFET器件雪崩应力下的退化特性 |
| 5.1 碳化硅功率MOSFET的 UIS应力实验平台 |
| 5.2 实验方案 |
| 5.3 雪崩应力对器件I-V特性的影响 |
| 5.4 雪崩应力对器件C-V特性的影响 |
| 5.5 雪崩应力前后器件的低频噪声特性及退化机理 |
| 5.6 本章小节 |
| 结论 |
| 展望 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
| 致谢 |
| 附件 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 集成电路ESD防护的研究现状 |
| 1.3 全芯片ESD防护理论 |
| 1.3.1 全芯片ESD防护架构 |
| 1.3.2 输入端口的二级防护网络 |
| 1.3.3 输出端口的ESD防护 |
| 1.3.4 多电源域的ESD防护 |
| 1.4 论文的组织架构 |
| 第二章 先进集成电路工艺下ESD防护的困难与挑战 |
| 2.1 CDM放电更加迅猛 |
| 2.1.1 芯片级ESD放电模型 |
| 2.1.2 先进工艺中的CDM放电 |
| 2.2 ESD设计窗口不断变窄 |
| 2.2.1 ESD设计窗口 |
| 2.2.2 先进工艺下的ESD设计窗口 |
| 2.3 金属互联性能变差 |
| 2.3.1 更大的寄生电阻 |
| 2.3.2 更差的电流泄放能力 |
| 2.3.3 更差的器件导通均匀性 |
| 2.4 ESD器件的防护能力下降 |
| 2.4.1 结深对ESD器件性能的影响 |
| 2.4.2 寄生BJT对 ESD器件性能的影响 |
| 2.5 本章小结 |
| 第三章 先进低压集成电路的ESD防护设计 |
| 3.1 新型的快速导通型DTSCR器件 |
| 3.1.1 传统DTSCR器件 |
| 3.1.2 快速导通型DTSCR结构及原理分析 |
| 3.1.3 快速导通型DTSCR测试结果及分析 |
| 3.2 新型的紧凑型DCSCR器件 |
| 3.2.1 传统DCSCR器件 |
| 3.2.2 紧凑型DCSCR结构及原理分析 |
| 3.2.3 紧凑型DCSCR测试结果及分析 |
| 3.3 触发电压与过冲电压的设计折中问题 |
| 3.3.1 设计折中问题的描述及机理探究 |
| 3.3.2 设计折中问题的模型分析及应用 |
| 3.4 本章小结 |
| 第四章 高鲁棒型集成电路的ESD优化设计 |
| 4.1 新型的高鲁棒型GGNMOS器件 |
| 4.1.1 传统GGNMOS器件 |
| 4.1.2 高鲁棒型GGNMOS结构及原理分析 |
| 4.1.3 高鲁棒型GGNMOS测试结果及分析 |
| 4.2 器件导通均匀性的TLP验证方法学 |
| 4.2.1 实验研究主体 |
| 4.2.2 电流不均匀导通现象的验证与分析 |
| 4.2.3 用于导通均匀性验证的TLP测试方法学 |
| 4.3 先进外延工艺的器件鲁棒性优化 |
| 4.3.1 ESD器件的异常失效现象 |
| 4.3.2 先进外延工艺的阱电阻优化 |
| 4.4 本章小结 |
| 第五章 双向集成电路端口的ESD防护设计 |
| 5.1 新型的自隔离型DDSCR器件 |
| 5.1.1 传统DDSCR器件 |
| 5.1.2 自隔离型DDSCR结构及原理分析 |
| 5.1.3 自隔离型DDSCR测试结果及分析 |
| 5.2 新型的低压型DDSCR器件 |
| 5.2.1 低压型DDSCR结构及原理分析 |
| 5.2.2 低压型DDSCR测试结果及分析 |
| 5.3 DDSCR电流饱和效应的抑制 |
| 5.3.1 电流饱和效应及其抑制原理分析 |
| 5.3.2 鲁棒型DDSCR的 TCAD仿真验证 |
| 5.3.3 鲁棒型DDSCR测试结果及分析 |
| 5.4 本章小结 |
| 第六章 总结及展望 |
| 6.1 总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究的背景与意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 本文的创新之处 |
| 1.4 本论文的结构安排 |
| 第二章 ESD防护设计基本概念 |
| 2.1 ESD测试模型介绍 |
| 2.1.1 人体模型(HBM) |
| 2.1.2 机器模型(MM) |
| 2.1.3 充电器件模型(CDM) |
| 2.1.4 传输线脉冲模型(TLP) |
| 2.2 ESD设计窗口 |
| 2.3 本章小结 |
| 第三章 低压工艺下常用ESD保护器件 |
| 3.1 PN结二极管 |
| 3.2 双极型晶体管 |
| 3.3 MOSFET |
| 3.3.1 GGNMOS与 GDPMOS |
| 3.3.2 GCNMOS与 GCPMOS |
| 3.4 SCR |
| 3.4.1 SCR器件的结构与原理分析 |
| 3.4.2 触发电压优化结构原理分析 |
| 3.4.3 维持电压优化概念 |
| 3.5 本章小结 |
| 第四章 全芯片ESD保护网络设计 |
| 4.1 全芯片ESD保护设计方案 |
| 4.1.1 全芯片ESD保护网络 |
| 4.1.2 RC电源钳位电路(RC Power Clamp) |
| 4.2 全芯片ESD保护方案测试分析 |
| 4.2.1 基于Diode的全芯片ESD防护网络 |
| 4.2.2 基于MOSFET的全芯片ESD防护网络 |
| 4.2.3 基于LVTSCR的全芯片ESD防护网络 |
| 4.3 全芯片ESD保护设计失效分析 |
| 4.3.1 Cascode NMOS的原理 |
| 4.3.2 失效I/O分析 |
| 4.4 针对电路失效提出的改进方法 |
| 4.5 本章小结 |
| 第五章 新型全芯片ESD保护器件的研究 |
| 5.1 CCSCR的研究意义与创新之处 |
| 5.2 CCSCR的结构及原理分析 |
| 5.3 CCSCR的仿真验证及分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 先进工艺下ESD设计的难点与挑战 |
| 1.4 论文结构安排 |
| 第二章 ESD理论基础 |
| 2.1 ESD防护基本概念与设计窗口 |
| 2.2 ESD物理模型与测试技术 |
| 2.2.1 ESD物理模型 |
| 2.2.2 传输线脉冲(TLP)测试模型 |
| 2.2.3 IEC测试模型 |
| 2.2.4 ESD失效方式与判定标准 |
| 2.3 全芯片ESD防护理念与基础防护器件 |
| 2.3.1 全芯片ESD防护方法 |
| 2.3.2 二极管 |
| 2.3.3 双极型晶体管(BJT) |
| 2.3.4 金氧半场效晶体管(MOSFET) |
| 2.3.5 可控硅整流器(SCR) |
| 2.4 先进工艺下ESD器件的改进方法 |
| 2.4.1 先进工艺对ESD器件设计的要求 |
| 2.4.2 基于SCR器件的改进型低触发电压器件 |
| 2.5 本章小结 |
| 第三章 基于28nm CMOS工艺的ESD保护器件研究 |
| 3.1 先进工艺下ESD防护器件设计重点 |
| 3.1.1 28 nm CMOS工艺分析 |
| 3.1.2 ESD器件设计的关注点 |
| 3.2 常规ESD防护器件的结构与表现 |
| 3.2.1 二极管器件参数及性能分析 |
| 3.2.2 MOS器件参数及性能分析 |
| 3.3 低触发电压优化型SCR器件 |
| 3.3.1 改进型横向SCR(MLSCR) |
| 3.3.2 低压触发SCR(LVTSCR) |
| 3.3.3 组合垂直触发SCR(MVSCR) |
| 3.4 应用于过驱动I/O的 Cascode NMOS |
| 3.5 本章小结 |
| 第四章 基于28nm CMOS工艺的全芯片ESD防护研究 |
| 4.1 全芯片ESD防护设计重点 |
| 4.2 待防护芯片的接口电路分析 |
| 4.2.1 芯片模块的划分 |
| 4.2.2 被防护模块的结构分析 |
| 4.2.3 全芯片防护方案的制定 |
| 4.3 全芯片ESD防护的表现 |
| 4.3.1 数字低压模块(模块A/B)测试结果 |
| 4.3.2 数字高压模块(模块C)测试结果 |
| 4.3.3 模拟模块(模块D)测试结果 |
| 4.3.4 内核电路模块(模块E)测试结果 |
| 4.3.5 电源轨隔离模块的测试结果 |
| 4.3.6 全芯片ESD防护性能分析 |
| 4.4 全芯片ESD防护的优化方案 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 ESD测试模型及TLP测试技术 |
| 1.2.1 人体模型 |
| 1.2.2 机器模型 |
| 1.2.3 充电器件模型 |
| 1.2.4 系统级测试模型 |
| 1.2.5 TLP测试技术 |
| 1.3 ESD测试及失效判定方法 |
| 1.3.1 ESD测试方法 |
| 1.3.2 失效判定方法 |
| 1.4 ESD保护的研究现状和挑战 |
| 1.4.1 国内外研究现状 |
| 1.4.2 片上ESD保护研究方向和面临的挑战 |
| 1.5 本文的结构安排 |
| 第二章 全芯片ESD保护方案设计 |
| 2.1 全芯片ESD保护方案设计 |
| 2.1.1 片上ESD保护基本原理 |
| 2.1.2 ESD设计窗口及发展趋势 |
| 2.1.3 全芯片ESD保护方案 |
| 2.2 常用ESD保护器件及保护方案 |
| 2.2.1 二极管 |
| 2.2.2 GGNMOS与 GDPMOS |
| 2.2.3 SCR |
| 2.3 电源保护单元 |
| 2.4 本章小结 |
| 第三章 直连二极管触发的SCR器件 |
| 3.1 直连二极管触发的SCR结构及问题分析 |
| 3.2 新型ERTSCR器件 |
| 3.2.1 新型ERTSCR结构及原理分析 |
| 3.2.2 新型ERTSCR仿真验证及分析 |
| 3.2.3 新型ERTSCR面积优化及布线优化 |
| 3.2.4 新型ERTSCR测试结果及分析 |
| 3.3 新型DDCSCR器件 |
| 3.3.1 新型DDCSCR结构及原理分析 |
| 3.3.2 新型DDCSCR测试结果及分析 |
| 3.4 本章小结 |
| 第四章 二极管串触发的SCR器件 |
| 4.1 传统DTSCR高温特性及新型触发模型分析 |
| 4.1.1 传统DTSCR结构及高温特性 |
| 4.1.2 传统DTSCR触发电压新模型 |
| 4.2 新型TSDTSCR器件 |
| 4.2.1 新型TSDTSCR结构及原理分析 |
| 4.2.2 新型TSDTSCR仿真验证及分析 |
| 4.2.3 新型TSDTSCR测试结果及分析 |
| 4.2.4 新型TSDTSCR开启特性研究 |
| 4.3 改进型TSDTSCR器件 |
| 4.3.1 改进型TSDTSCR设计原理 |
| 4.3.2 改进型TSDTSCR测试结果及分析 |
| 4.4 本章小结 |
| 第五章 NMOS触发的SCR与 GGNMOS器件 |
| 5.1 传统DTSCR的电流触发问题分析 |
| 5.2 新型NCTSCR器件 |
| 5.2.1 新型NCTSCR结构及原理分析 |
| 5.2.2 新型NCTSCR测试结果及分析 |
| 5.2.3 器件尺寸对触发电压的影响分析 |
| 5.3 新型PB-GGNMOS器件 |
| 5.3.1 新型PB-GGNMOS结构设计 |
| 5.3.2 新型PB-GGNMOS原理及仿真验证 |
| 5.3.3 新型PB-GGNMOS测试结果及分析 |
| 5.3.4 新型PB-GGNMOS结构改进 |
| 5.4 本章小结 |
| 第六章 结论及展望 |
| 6.1 结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
