王慧[1]（2019）在《迭代译码机制及其在编码协作通信中的应用研究》文中研究指明由于迭代译码以较小的译码复杂度使得Turbo码和LDPC码的性能接近香农限,所以随着Turbo码的问世和LDPC码的再次发现,迭代译码成为编码领域的研究重点。现在,迭代译码不仅用于纠错码的译码中来获得逼近香农限的性能,而且还成为解决其他通信问题和提高系统传输可靠性的重要方法。但是到目前为止,尚未有任何一种分析方法可以足够合理地估计迭代译码的性能并能解释其在不同信噪比（SNR）区域形成不同译码轨迹的机理。尤其是瀑布区的性能分析还有大量的理论问题有待于深入研究。而完整的迭代译码性能分析和建模既是优化设计Turbo码和LDPC码的重要依据,也是评估采用Turbo码和LDPC码的相关通信系统性能的重要基石。所以,（1）本文针对迭代译码进行了深入的研究,旨在分析影响迭代译码性能的关键因素,并准确地估计迭代译码的性能,以及改进已有码字的性能;（2）本文针对迭代译码机制在编码协作通信中的应用进行了深入的研究,旨在根据影响迭代译码性能的关键因素为不同的网络设计合理的编码协作机制,其不仅可以提高网络的吞吐量,还可以提高传输的可靠性。首先,考虑Turbo码的迭代译码。将整个Turbo码迭代译码器看作是一个带反馈的非线性动力系统,推导了外信息的递归迭代计算公式,并且得到了收敛解应该满足的方程。但是由于外信息的递归迭代计算公式是高维非线性方程,接下来利用随机分析方法直接分析了后验概率对数似然比（LLR）的概率分布。提出的混合高斯模型可以准确地近似LLR的概率密度函数,并且可以较准确地估计Turbo码的整个性能曲线。当为全0信源时,LLR的分布有两个峰,靠近原点的为左峰,远离原点的为右峰;Turbo码的性能始终由左峰主导;迭代译码过程就是将LLR值从不可靠区域逐渐搬移到可靠区域的过程。但是,随着信噪比的增加,左峰越来越小。因此提出利用无噪译码分析方法来确定影响错误平层区性能的敏感比特。通过比较发现,这些敏感比特和通过重量谱搜索算法得到的关键比特基本吻合。但是无噪译码分析方法的复杂度远远低于重量谱搜索算法的复杂度。然后,利用无噪译码分析方法分析了非规则LDPC码。对于非规则LDPC而言,其置信度排序和度分布一致,这和度分布主导非规则LDPC码的性能这一事实一致;但是除了度分布之外,还有其他因素影响非规则LDPC码的性能,如围长和停止集等,所以拥有相同度的比特的可靠性不同。在此基础上,提出了基于置信度准则的非规则LDPC码的缩短技术,其根据置信度排序选择待缩短的比特。与其他缩短技术相比,基于置信度准则的非规则LDPC码的缩短技术的复杂度很低,并通过数值仿真验证了其有效性。其次,考虑改进自适应网络编码协作（Adaptive network coded cooperation,ANCC）技术。ANCC技术提供了一个通用的网络编码协作框架来将无线网络的连接关系映射成编码约束关系。但是,由于每个用户采用随机选择策略来选择正确接收子集,所以不能避免校验矩阵中出现全零列和短环的缺陷。因此,为了克服这些缺陷,使得迭代译码更有效,提出了指示矩阵的概念,利用指示矩阵来规范每个用户的正确接收子集的选择,从而得到增强的自适应网络编码协作（Enhanced adaptive network coded cooperation,EANCC）技术。基于指示矩阵的选择策略可以使得目的节点的码图有好的环和度特性,所以EANCC技术的性能远远优于ANCC技术和GANCC技术的性能。数值结果已表明,在7个用户的网络中,并且信道为瑞利块衰落信道时,在误比特率为10-5处,EANCC技术相较于ANCC技术有13dB的性能增益。接下来,考虑适用于无线通信网络的可靠编码缓存技术。通过从纠错编码的角度重新刻画编码缓存技术后,对于每一个用户而言,服务器中所有的子文件对应于其系统包,其中,他已经在缓存阶段存储的子文件是缩短系统包,而未存储的子文件是穿孔系统包;而在传输阶段传输的异或信息则是其校验包。这样无线网络中的可靠编码缓存技术的设计问题等价于一个纠错编码的设计问题。但是与传统纠错编码的设计相比又有很大的不同,此时需要满足任意用户请求,以及用户之间无协作译码,即,每个用户只采用局部码图译码。为了获取潜藏在编码缓存技术中的编码增益,给出了基于LDPC码的可靠编码缓存技术的设计准则。分析结果表明,通过在缓存阶段存储补充校验包或者在传输阶段传输补充校验包可以显着地改进可靠性。并且可靠编码缓存技术具有不等错误保护的能力,通过为信道条件差的用户存储或传输补充校验包可以灵活地实现非对称网对可靠性的要求。可靠编码缓存技术还可以与信道编码结合成为联合网络-信道编码（Joint network-channel coding,JNCC）框架,这使得每个用户都可以充分地获取信道编码和可靠编码缓存技术的全部编码增益。此外,可靠编码缓存技术还可以很容易地拓展到非均匀请求场景中。最后,考虑适用于多向中继网络的可靠网络编码协作技术。在多向中继网络中,m个用户通过一个中继进行全信息交换,并且用户之间是没有直达链路的。通过将多向中继网路的整个通信过程刻画为一个纠错编码问题,得到了基于LDPC码的网络编码协作设计问题。在此基础上,依次给出了基于LDPC码的中继策略的设计要求、设计准则和实际可行的设计方法来说明如何设计可靠网络编码协作技术。分析结果表明,基于LDPC码的网络编码协作技术拥有强大的纠错能力,其校验矩阵拥有好的环、度以及连接特性,并且实现全信息交换的时隙数为2m。此外,基于LDPC码的网络编码协作技术可以和信道编码技术容易地构成联合网络-信道编码框架,这样每个用户可以利用联合迭代译码来进一步改进系统的可靠性。
吴修治[2]（2018）在《低功耗蓝牙5.0标准物理层编码与解码的设计与实现》文中研究指明信道编解码作为数字信息系统一个重要的组成部分,被广泛地应用到各种通信系统的差错控制当中。在低功耗（BLE）4.2协议中,数据在物理层（PHY）的传输中并没有加入编解码操作,如果传输过程中发生误码就会影响信号的传输质量。因此为了提高数据传输的准确性,在BLE 5.0标准PHY层中加入了信道编解码模块。本文研究的主要内容就是信道中卷积码的编解码在BLE 5.0标准PHY层中对传输数据的纠错性能。Viterbi算法作为一种卷积码的最大似然译码算法,不仅译码速度更快,而且译码效率更高,因此也被认为卷积码的最佳译码算法。本文主要设计与实现（2,1,4）卷积码的编码器和Viterbi译码器。文章首先研究和分析了卷积码的基本原理和描述方法以及编解码算法的理论知识。重点研究了Viterbi的算法设计及其逻辑分析和实现。研究结果详细如下:1.针对BLE数据包较小的特点设计了一种卷积编解码的译码方法。该方法主要解决现有技术在短数据信道传输过程中,易出现噪声干扰导致传输数据出错的问题,并针对常规的Viterbi硬判决和软判决译码算法提出了以下创新点:（1）硬判决译码过程中通过在编码器输出的数据前添加控制单元,优化译码器单元中数据的存储和比较方法。译码器的路径计算单元从第四个时刻开始取出之前存入的路径存储器中各状态下的路径度量值,与各跳转分支的度量值累加,并选出较小的路径累加值。这种方法不仅可以降低信号传输中的误码率,同时还降低了Viterbi译码器的空间复杂度。仿真验证该算法较传统的Viterbi算法可获得额外1dB左右的增益。（2）软判决算法仿真中通过Simulink建模,采用“Complex to Real-Imag”模块过滤掉信号中的虚部,只留下携带真实信息的实部。并对去掉虚部的原始信号利用“Uniform Encoder”模块来对数据进行8级3比特的量化归一化处理。经过仿真证明该软判决算法较硬判决算法可获得额外3dB左右的增益。2.编码器和译码器的逻辑分析和设计。重点采用Verilog硬件描述语言设计Viterbi译码器内的分支度量计算单元,加-比-选单元,路径度量存储单元,幸存路径存储单元和回溯单元五个模块。3.采用Modelsim和Matlab联合仿真的方法验证所设计的编解码算法的正确性。并在算法和逻辑设计基础之上,利用Altera公司的QuartusⅡ集成开发环境完成了整个编码器和Viterbi译码器的FPGA验证。在综合之后,采用自动布局布线工具Cadence SOC Encounter完成版图设计。
徐佳,赵晓宇[3]（2016）在《基于EDA技术的卷积码编码器的设计与仿真》文中研究表明文章设计基于EDA技术,以（2,1,3）卷积码为例,阐述了其基本设计原理,在软件平台Quartus II上,通过电路设计和VHDL程序设计两种方式进行了设计和波形仿真。通过验证,其运算结果与波形一致。
杨晓[4]（2016）在《Turbo码在机载数据链中的应用及FPGA实现》文中研究说明本文主要对机载数据链中的Turbo码以及利用FPGA实现进行了研究分析。随着科学技术的飞速发展,战争所使用的武器装备和其作战方式也在逐步演变,现代战争已经进入信息化时代。在信息化战争中,决定战斗力的重要因素就是信息。数据链可以保证所有的作战单元都能够及时共享信息,并以此迅速实现同步的作战行动。由于飞行器的作战空间大,移动速度快,因此机载数据链是数据链中的重要分支。同时,数据传输的可靠性是机载数据链的重要指标,为了提高可靠性,引入了纠错编码技术。在进行多方面考虑后,本文的机载数据链系统中采用Turbo码作为其纠错编码。本文首先介绍了机载数据链和Turbo码的国内外研究现状,并简要介绍了以往的机载数据链中常用的信道编码方式,并将其与Turbo码进行简单比较,体现出Turbo码的优势。然后,本文对Turbo码的基本原理进行了研究,并利用MATLAB进行实现,根据其仿真结果,分析了译码算法、迭代次数、交织长度等因素对Turbo码性能的影响,根据机载数据链的实际情况和要求,确定了其采用的Turbo码方案。最后,本文利用FPGA,对Turbo码方案进行了硬件实现。通过对Turbo码进行至顶而下的模块分解,将FPGA实现过程细化,并详细描述了每个模块的构成,给出时序仿真结果。最后将程序烧写到硬件板卡上,进行板级测试。测试结果表明硬件实现结果与MATLAB仿真结果一致,编码增益达到了8.2dB,实现了Turbo码的优异性能,达到了机载数据链系统要求。
刘志友[5]（2015）在《卷积码盲识别的FPGA实现技术研究》文中研究表明在无线通信系统中,信道编码盲识别技术有着非常广泛的应用。而卷积码作为常用的一种信道编码,它的盲识别技术在许多领域都发挥着重要的作用。但是现有的卷积码盲识别技术一般都是借助计算机进行好码的搜索,而在硬件设备上的实现还比较少。本课题主要研究的就是卷积码盲识别在FPGA上的实现过程。本文主要内容安排如下:介绍了卷积码的基本概念、性质和表示方式,以及根据卷积码的编码特点阐述了需要识别的参数类型和一些基本的识别原理,并且重点详细介绍了几种盲识别的基础算法。讨论了传统高斯消元算法实现盲识别的过程,根据FPGA硬件实现的并行特性,对传统算法进行优化,详细的介绍了优化的理论过程,并论证了优化算法的正确性。在进行FPGA模块设计的时候,重点介绍了基本单元实现的过程以及耗费的资源数量,并根据硬件实现的并行结构详细介绍了优化算法在FPGA上实现的过程。最后在FPGA硬件设备上成功地实现了对卷积码码率的识别。并与传统算法在软件实现相比,实现了两个数量级的时间复杂度的优化。介绍了直接利用基于Walsh-Hadamard变换的算法实现卷积码生成多项式的识别,并进行了仿真验证。进而研究了Walsh-Hadamard变换算法在FPGA硬件上实现的过程。根据最后实现的时序性能和资源利用率分析可以看出直接实现的过程并不可取。最后根据Walsh-Hadamard算法识别的过程进行硬件实现上的优化,并论证了结果的正确性。最后成功地实现了在FPGA硬件设备对卷积码生成多项式的估计。根据最后硬件实现的综合报告可以看出,在时序性能和资源利用率方面都得到了很大的优化。
刘燕[6]（2014）在《地震数据采集的数传及其编码技术研究》文中研究说明随着经济的快速发展,全球的能源供应已经极其紧张,当今世界对能源资源争夺目趋白热化。找到更多的可利用的石油资源,先进的探测装备是必备的条件。地震仪也成为石油勘探中不可缺少的仪器。随着探测深度的不断增加,对地震仪的分辨率和带道能力提出更高的要求。这些性能的提高,一方面要靠提高采集站的采集性能,另一方面,更重要的,是要提高地震仪的数据传输速率。为了提高数字地震仪数据传输性能,本文主要做了以下几个方面的研究工作:1、从网络通信的角度入手,分析数字地震仪网络的基本结构,建立地震数据传输系统的协议栈模型。重点分析了地震仪网络中大线上基本功能单元之间的通信方式,结合每个设备单元特定的数传需求,合理调整分配协议栈的功能,分析设计了大线上的物理层和数据链路层协议。2、在物理层将LVDS协议应用到地震仪大线数据传输接口中。利用的是LVDS信号的低摆幅,低功耗,强抗干扰性和低成本的优势。本研究中使用FPGA芯片搭建硬件电路,编写数据传输的编解码程序,解决了数据传输同步的问题。FPGA具有速度快,并行执行的特点,核心芯片可以同时实现数据接收,数据采集和数据发送。成功制作了一条具有采集站和电源站的采集链,验证了大线数据传输的性能。3、将SOPC技术应用到电源站的设计中。SOPC技术具有灵活的设计方式,高稳定性,低功耗的特点。在采集站中,既没有使用数据传输芯片,也不需要数据缓存芯片,甚至可以将硬件滤波器芯片都裁剪掉,仅仅使用一片FPGA芯片,即可实现他们的所有功能。在电源站中使用SOPC技术,有助于加速研发进程,降低采集站的功耗,提高电源站的性能。4、现有数传系统中主要使用循环校验作为信道编码,缺点是只能检错,纠错能力弱。使用纠错编码方式则可以改善这个问题。卷积码纠正信道中的随机错误性能极佳,交织可以应对信道中的突发错误,本文详细研究了设计实现四种卷积码的编解码方案。并搭建仿真通信系统,信道叠加高斯噪声,进行纠错编码抗噪性能测试比较,最后推荐一种优选方案。
肖娟,刘倩,徐震[7]（2012）在《基于FPGA的移动通信中卷积码编码器设计》文中进行了进一步梳理卷积码是一种性能优良的差错控制编码。介绍了卷积码编码原理,基于FPGA利用VHDL硬件描述语言实现了一个（2,1,9）卷积码编码器。给出了仿真结果,并在FPGA器件上验证实现。仿真及测试结果表明,达到了预期的设计要求,并用于实际项目中。
王静[8]（2012）在《8PSK+TCM编码调制解调技术》文中认为近年来,通信技术随着人们的需求得到了飞速的发展,人们对通信系统的要求也越来越高,大的容量是系统首先应具备的,频率利用率和通信质量的保证也是不可忽视的。通信技术的不断发展也使得频带资源日益缺乏,如何在有限的频带上完成高质量的通信一直是人们追求的目标。因此,作为解决这一问题的方法之一,TCM编码调制解调技术被提了出来。本文研究了网格编码调制与解调技术,这种技术是建立在Ungerboeck提出的子集划分的方法的基础上的,不需要改变原来的传输速率和带宽,获得的编码增益十分可观,约为3-6dB。TCM+8PSK的解调方法通常是Viterbi译码。数据在经过高斯噪声信道后经过维特比译码可以大大减小判别时候的误码率,数年来,这门技术发展得很快,逐渐取代很多其他的方法,而在各个领域得到扩展和延伸,例如多用户检测领域和卫星通信领域等。本文给出了一种基于FPGA的网格编码调制解调技术的实现方式,这种技术解决了通信系统中高速传输数据所面临的频带资源受限的问题。将编码和调制有机结合在一起,以4状态编码方式为基础,解决了将编码和8PSK单独使用所带来的弊端,以保证数据在复杂信道中的传输质量。在解调信号时,研究了基于欧氏距离的维特比译码,是在卷积编码的维特比译码方法的基础上做了些改进。值得注意的是传统的维特比译码比较的是汉明距离,且网格图表示的状态是码组。但是本课题所使用的维特比译码比较的是欧氏距离,且网格图表示的是波形。本文在充分研究了TCM原理的基础上,通过matlab和FPGA来分别实现了AWGN信道下TCM信号的产生和解调。
银庆宏[9]（2010）在《一种自适应Viterbi译码算法的研究与实现》文中指出随着现代通信技术的迅速发展,高速和高可靠性成为衡量信息传输质量的关键指标。信道编码技术能够对信道差错进行控制,降低误码率,实现可靠性通信,具有重要的军事和民事意义。Viterbi译码算法及其实现技术是信道编码技术的一个重要组成部分,但是其存在自身的缺陷或不足。Viterbi译码算法的译码性能将会随着码的相关长度k增加而提高,但其实现的复杂度将以2k的比例增长。因此本文结合实际项目的应用背景,以减少译码算法复杂度、提高译码速度为目标,对Viterbi译码算法及相应译码器的设计进行研究。本文在研究Viterbi译码算法的基础上,对影响译码算法复杂度和译码性能所需要考虑的关键因素进行了深入的研究。针对基于t-算法的自适应Viterbi译码算法存在的t值不易确定以及t值对应用环境适应较差的不足提出了一种自适应Viterbi译码算法——IAVA（Improved Adaptive Viterbi Algorithm）。该算法利用信噪比评估模块自适应地调整门限值的高低,并利用复杂度评估模块自适应地改变译码器的基状态数,从而合理利用硬件资源。当译码器工作于低信噪比环境中时门限被自动调高,保证译码性能的同时适当减少了译码器的复杂度;当工作于高信噪比环境中时门限被自动调低,此时译码器复杂度得到锐减,译码模式将切换到基-4模式从而提高了译码速度。通过仿真实验可以得到当信噪比在2.5dB左右时其译码复杂度已经减少到了标准译码器的一半左右,但其译码性能与之相比并没有明显减小;当信噪比在4dB左右时,译码器切换到了基-4模式,虽然此时译码性能较标准译码算法有所降低,但是其误码率仍然比较低,从而充分验证了该算法在大动态信噪比环境下的优越性能。最后利用FPGA平台设计了一种IAVA译码器,给出了译码器的总体设计和分支模块设计,搭建了实验仿真平台,利用不同信噪比条件下的试验数据对算法进行了验证,表明译码器在适应环境方面具有良好性能。
刘虎[10]（2009）在《基于FPGA的Viterbi译码器设计与实现》文中进行了进一步梳理卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法,该算法译码性能好、速度快,并且硬件实现结构比较简单,是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展,使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同,因此设计可重配置的Viterbi译码器,使其能够满足多种通信系统的应用需求,具有很重要的现实意义。本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上,重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法,节省了资源;加比选模块使用全并行结构保证处理速度;幸存路径管理模块使用3指针偶算法的流水线结构,大大提高了译码速度。在Xilinx ISE8.2i环境下,用VHDL硬件描述语言编写程序,实现（2,1,7）卷积码的Viterbi译码器。在（2,1,7）卷积码译码器基础上,扩展了Viterbi译码器的通用性,使其能够对不同的卷积码译码。译码器根据不同的工作模式,可以对（2,1,7）、（2,1,9）、（3,1,7）和（3,1,9）四种广泛运用的卷积码译码,并且可以修改译码深度等改变译码器性能的参数。本文用Simulink搭建编译码系统的通信链路,生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证,Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器,译码器运行稳定可靠。最后,使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析,仿真结果表明,在同等条件下,本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 迭代译码机制研究现状 |
| 1.2.1 Turbo码及其迭代译码机制研究现状 |
| 1.2.2 LDPC码及其迭代译码机制研究现状 |
| 1.3 编码协作通信研究现状 |
| 1.3.1 用户协作通信 |
| 1.3.2 编码缓存技术 |
| 1.3.3 多向中继网络 |
| 1.4 主要研究内容及安排 |
| 第2章 Turbo码迭代译码机制研究 |
| 2.1 本章引言 |
| 2.2 Turbo码基础知识 |
| 2.2.1 Turbo码编码 |
| 2.2.2 Turbo码迭代译码 |
| 2.3 外信息的递归迭代方程分析 |
| 2.4 基于LLR混合高斯分布的Turbo码迭代译码近似分析 |
| 2.5 Turbo码的无噪译码分析 |
| 2.6 本章小结 |
| 第3章 基于无噪译码分析的LDPC码迭代译码机制研究 |
| 3.1 本章引言 |
| 3.2 LDPC码基础知识 |
| 3.2.1 LDPC码的定义 |
| 3.2.2 LDPC码编码 |
| 3.2.3 LDPC码迭代译码 |
| 3.3 基于无噪译码的非规则LDPC码迭代译码分析 |
| 3.4 基于无噪译码分析方法的非规则LDPC码的缩短技术设计 |
| 3.4.1 缩短技术概括 |
| 3.4.2 基于置信度准则的非规则LDPC码缩短技术 |
| 3.4.3 仿真结果 |
| 3.5 本章小结 |
| 第4章 增强的自适应网络编码协作技术研究 |
| 4.1 本章引言 |
| 4.2 本章系统模型和网路编码协作设计问题 |
| 4.3 指示矩阵的设计及其在网络编码协作中的应用 |
| 4.3.1 指示矩阵 |
| 4.3.2 基于射影平面的指示矩阵设计 |
| 4.4 增强的自适应网络编码协作技术 |
| 4.4.1 EANCC技术 |
| 4.4.2 CEANCC技术 |
| 4.5 数值与仿真分析 |
| 4.5.1 仿真设置 |
| 4.5.2 可靠性分析 |
| 4.5.3 灵活选择策略 |
| 4.6 本章小结 |
| 第5章 基于LDPC码的可靠编码缓存技术研究 |
| 5.1 本章引言 |
| 5.2 本章系统模型和问题建模 |
| 5.2.1 系统模型 |
| 5.2.2 可靠编码缓存设计问题的建模 |
| 5.3 可靠编码缓存技术的设计要求 |
| 5.4 补充校验包的设计 |
| 5.4.1 补充校验包的设计要求 |
| 5.4.2 补充校验包的设计准则 |
| 5.5 可靠编码缓存设计 |
| 5.6 数值与仿真结果 |
| 5.6.1 仿真参数设置 |
| 5.6.2 存储补充校验包时的性能 |
| 5.6.3 传输补充校验包时的性能 |
| 5.6.4 与缓存-信道编码技术的性能比较 |
| 5.6.5 不等错误保护 |
| 5.7 非均匀请求场景 |
| 5.8 本章小结 |
| 第6章 多向中继网络的可靠编码协作技术研究 |
| 6.1 本章引言 |
| 6.2 本章系统模型和问题建模 |
| 6.2.1 系统模型 |
| 6.2.2 问题建模 |
| 6.3 基于LDPC码的中继策略 |
| 6.3.1 基于LDPC码的中继策略的设计要求 |
| 6.3.2 基于LDPC码的中继策略的设计准则 |
| 6.3.3 基于LDPC码的中继策略的实际应用 |
| 6.4 数值与仿真结果 |
| 6.4.1 仿真参数设置 |
| 6.4.2 仿真结果 |
| 6.4.3 联合网络-信道编码框架 |
| 6.5 本章小结 |
| 第7章 结论与展望 |
| 7.1 本文工作总结 |
| 7.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间发表的论文及科研成果 |
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 BLE5.0标准PHY层中的数据传输 |
| 1.1.2 数字通信系统体系结构 |
| 1.2 卷积编码的发展和Viterbi译码的研究现状 |
| 1.3 本文研究的主要内容与结构安排 |
| 第二章 信道编解码理论研究 |
| 2.1 纠错码分析 |
| 2.1.1 信道编码定理 |
| 2.1.2 纠错码的分类 |
| 2.1.3 两种常用的纠错码 |
| 2.2 卷积码编码原理剖析 |
| 2.2.1 卷积码的代数结构研究 |
| 2.2.2 卷积码的图描述 |
| 2.3 Viterbi译码 |
| 2.3.1 Viterbi算法原理解析 |
| 2.3.2 Viterbi软判决译码研究 |
| 2.3.3 回溯深度对译码性能的影响 |
| 2.3.4 Viterbi译码器的实现 |
| 2.4 本章小节 |
| 第三章 Viterbi译码的算法设计 |
| 3.1 BLE5.0标准PHY层中的卷积编码 |
| 3.2 Viterbi硬判决译码 |
| 3.2.1 Viterbi算法优化及实现步骤 |
| 3.2.2 卷积编码器和译码器的系统仿真实验 |
| 3.2.3 结果总结分析 |
| 3.3 Viterbi软判决译码 |
| 3.3.1 软判决Viterbi译码流程 |
| 3.3.2 软判决Viterbi算法的建模 |
| 3.3.3 软输出解映射模块的建模 |
| 3.3.4 软判决的系统仿真 |
| 3.4 软判决与硬判决的比较 |
| 3.5 本章小结 |
| 第四章 BLE5.0标准PHY层中卷积码的逻辑设计 |
| 4.1 BLE5.0标准PHY层数据包结构 |
| 4.1.1 数据的分组格式 |
| 4.1.2 数据的处理 |
| 4.2 卷积码编码器的设计 |
| 4.3 Viterbi译码器的设计 |
| 4.3.1 分支度量计算模块的设计 |
| 4.3.2 加-比-选单元和路径存储单元设计 |
| 4.3.3 回溯模块和幸存路径存储模块的设计 |
| 4.3.4 Viterbi整体实现框图和系统仿真 |
| 4.4 本章小结 |
| 第五章 BLE5.0标准PHY层中卷积码的FPGA验证和IC设计 |
| 5.1 编解码的联合仿真 |
| 5.1.1 Matlab产生数据用于Modelsim仿真 |
| 5.1.2 Modelsim产生数据用于Matlab仿真 |
| 5.2 编解码的性能综合 |
| 5.3 系统的FPGA验证 |
| 5.3.1 验证平台选择分析 |
| 5.3.2 FPGA验证流程 |
| 5.3.3 FPGA平台设计和验证方案 |
| 5.3.4 逻辑分析仪SignalTap调试 |
| 5.4 从FPGA到ASIC设计 |
| 5.5 Viterbi译码器的ASIC设计 |
| 5.6 本章总结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 论文背景及意义 |
| 1.2 研究现状 |
| 1.2.1 机载数据链研究现状 |
| 1.2.2 Turbo码研究现状 |
| 1.3 论文安排 |
| 第2章 机载数据链系统 |
| 2.1 机载数据链概念及组成 |
| 2.2 机载数据链中的纠错编码 |
| 2.2.1 汉明码 |
| 2.2.2 RS码 |
| 2.2.3 卷积码 |
| 2.2.4 Turbo码 |
| 第3章 机载数据链中的Turbo码设计 |
| 3.1 Turbo码编码 |
| 3.1.1 分量码 |
| 3.1.2 交织器 |
| 3.1.3 删余 |
| 3.2 Turbo码译码 |
| 3.2.1 MAP算法 |
| 3.2.2 MAX-Log-MAP算法 |
| 3.2.3 SOVA算法 |
| 3.3 Turbo码性能仿真 |
| 3.3.1 译码算法 |
| 3.3.2 迭代次数 |
| 3.3.3 交织长度 |
| 3.4 机载数据链中的Turbo码方案选择及改进 |
| 第4章 机载数据链中Turbo码的FPGA实现 |
| 4.1 Turbo码编码器设计 |
| 4.1.1 编码模块 |
| 4.1.2 删余和复接 |
| 4.1.3 交织器 |
| 4.2 Turbo码译码器设计 |
| 4.2.1 分接，内插模块 |
| 4.2.2 译码模块 |
| 4.3 Turbo码编译码器性能测试 |
| 总结 |
| 参考文献 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 信道编码的概述 |
| 1.2 课题研究的背景和意义 |
| 1.3 国内外研究现状及发展趋势 |
| 1.4 研究内容与章节安排 |
| 第二章 卷积码盲识别基础 |
| 2.1 引言 |
| 2.2 卷积码的基本概念 |
| 2.3 卷积码的描述方式 |
| 2.3.1 矩阵描述 |
| 2.3.2 多项式描述 |
| 2.4 卷积码的盲识别 |
| 2.4.1 卷积码的识别要素 |
| 2.4.2 卷积码盲识别的基本方法 |
| 2.5 本章小结 |
| 第三章 基于FPGA的二元域上的高斯消元硬件设计与实现 |
| 3.1 引言 |
| 3.2 常规高斯消元 |
| 3.3 GF(2) 域上的常规高斯消元 |
| 3.4 GF(2) 域上的高斯消元的优化算法 |
| 3.5 基于FPGA的二元域上的高斯消元并行体系设计与分析 |
| 3.5.1 设计概述 |
| 3.5.2 基本单元设计 |
| 3.6 并行硬件结构设计与分析 |
| 3.6.1 硬件结构设计 |
| 3.6.2 并行系统工作流程 |
| 3.7 硬件实现测试与分析 |
| 3.7.1 EDA工具与测试流程 |
| 3.7.2 设计与仿真结果 |
| 3.7.3 综合结果 |
| 3.7.4 性能分析 |
| 3.8 本章小结 |
| 第四章 基于FPGA的Walsh-Hadamard变换的硬件设计与实现 |
| 4.1 引言 |
| 4.2 基于Walsh-Hadamard变换法直接求解生成多项式的算法 |
| 4.2.1 数学模型的建立 |
| 4.2.2 仿真实验与结果分析 |
| 4.3 基于FPGA的Walsh-Hadamard变换法的硬件直接实现 |
| 4.3.1 设计概述 |
| 4.3.2 硬件实现结构 |
| 4.3.3 原始算法硬件实现小结 |
| 4.4 基于FPGA硬件实现的优化算法 |
| 4.4.1 设计概述 |
| 4.4.2 优化设计硬件实现小结 |
| 4.5 本章小结 |
| 第五章 展望和总结 |
| 5.1 全文总结 |
| 5.2 下一步工作展望 |
| 致谢 |
| 参考文献 |
| 摘要 |
| Abstract |
| 1 引言 |
| 1.1 论文的研究背景 |
| 1.2 课题研究的目的和意义 |
| 1.3 相关技术现状及发展趋势 |
| 1.3.1 数字地震仪数传技术发展研究 |
| 1.3.2 数字地震仪差错控制编码技术的发展现状 |
| 1.4 论文的主要内容及安排 |
| 2 数字地震仪数据传输技术研究 |
| 2.1 引言 |
| 2.2 数字地震仪网络的参考模型 |
| 2.2.1 地震仪网络基本功能单元之间的通信方式分析 |
| 2.2.2 数字地震仪网络的协议栈模型 |
| 2.2.3 大线的层次结构 |
| 2.3 段的通信模式分析 |
| 2.3.1 段的数据传输性能分析 |
| 2.3.2 采集站的数据传输功能分析 |
| 2.3.3 同步采集传输方式 |
| 2.3.4 异步传输方式 |
| 2.4 物理层分析设计 |
| 2.4.1 传输介质的选择 |
| 2.4.2 大线的机械特性分析设计 |
| 2.4.3 大线的电气特性和功能特性分析设计 |
| 2.4.4 大线的传输速率设计 |
| 2.5 数据链路层分析设计 |
| 2.5.1 数据链路层的服务 |
| 2.5.2 数据链路层的线路规程分析 |
| 2.5.3 大线的建链时序分析 |
| 2.5.4 数据链路层的差错控制和流量控制分析设计 |
| 2.5.5 站单元地址格式 |
| 2.5.6 数据链路层帧格式设计 |
| 2.6 小结 |
| 3 采集站差错控制编码技术研究 |
| 3.1 通信系统概述 |
| 3.2 信道编码研究 |
| 3.2.1 常用差错控制编码分析 |
| 3.2.2 卷积码的编码 |
| 3.2.3 卷积码的译码 |
| 3.2.4 交织 |
| 3.3 信道纠错编码的仿真测试 |
| 3.3.1 卷积码编码实现 |
| 3.3.2 维特比译码算法实现 |
| 3.3.3 交织实现 |
| 3.3.4 高斯噪声叠加 |
| 3.4 信道检测 |
| 3.5 小结 |
| 4 大线数据传输系统软硬件平台研究 |
| 4.1 引言 |
| 4.2 采集站数传技术的硬件实现 |
| 4.2.1 采集站功能介绍 |
| 4.2.2 采集站核心电路设计 |
| 4.2.3 采集站数传电路设计 |
| 4.3 采集站数传技术的程序设计 |
| 4.3.1 编程环境 |
| 4.3.2 卷积码的实现 |
| 4.3.3 信源编码 |
| 4.3.4 采集站数传程序研究 |
| 4.3.5 采集站数传同步技术 |
| 4.4 电源站和交叉站数传技术的硬件研究 |
| 4.4.1 电源站和交叉站功能介绍 |
| 4.4.2 网络接口电路硬件设计 |
| 4.5 电源站和交叉站数传技术的软件程序研究 |
| 4.5.1 编程环境 |
| 4.5.2 移植LWIP和MICROC/OS-Ⅱ操作系统 |
| 4.5.3 DM9000A驱动编程和SOCKET函数编程 |
| 4.6 验证与测试 |
| 4.6.1 功能测试 |
| 4.6.2 综合测试 |
| 4.7 小结 |
| 5 结论 |
| 5.1 主要研究成果 |
| 5.2 论文的创新点 |
| 5.3 后续工作设想 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间发表论文情况 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.1.1 通信系统的性能衡量 |
| 1.1.2 网格编码调制技术的提出 |
| 1.2 课题研究的发展和趋势 |
| 1.3 论文结构安排 |
| 1.4 本文主要工作 |
| 2 网格编码调制的相关理论 |
| 2.1 网格编码调制基本结构 |
| 2.2 纠错编码 |
| 2.3 卷积编码 |
| 2.3.1 卷积编码器结构 |
| 2.3.2 卷积编码器原理 |
| 2.3.3 状态图与网格图 |
| 2.4 8PSK调制 |
| 2.4.1 8PSK调制模型 |
| 2.4.2 8PSK系统性能分析 |
| 2.5 本章小结 |
| 3 TCM信号的产生及matlab仿真 |
| 3.1 卷积编码与调制的结合 |
| 3.2 欧氏距离与汉明距离比较 |
| 3.3 集分割原理 |
| 3.3.1 集分割过程 |
| 3.3.2 网格图的构造原则 |
| 3.4 编码增益 |
| 3.5 多维网格编码调制 |
| 3.6 小结 |
| 4 TCM译码及matlab仿真 |
| 4.1 维特比译码简介 |
| 4.2 卷积编码的维特比译码算法 |
| 4.3 TCM信号的解调 |
| 4.4 误码率曲线的matlab仿真 |
| 4.5 本章小结 |
| 5 TCM系统的FPGA仿真 |
| 5.1 FPGA知识简介 |
| 5.1.1 FPGA的应用概况和Xinlinx FPGA产品 |
| 5.1.2 硬件语言的使用 |
| 5.2 编码与映射的实现 |
| 5.2.1 编码的FPGA实现 |
| 5.2.2 映射的FPGA实现 |
| 5.3 AWGN信号的产生 |
| 5.4 维特比译码的FPGA实现 |
| 5.6 本章小结 |
| 6 总结 |
| 致谢 |
| 参考文献 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要研究内容 |
| 第二章 Viterbi 译码算法的基本原理 |
| 2.1 卷积编码原理 |
| 2.1.1 卷积码编码器 |
| 2.1.2 卷积码的表示方法 |
| 2.2 Vterbi 译码算法基本原理 |
| 2.2.1 最大似然译码 |
| 2.2.2 Viterbi 译码器算法原理 |
| 2.3 Viterbi 算法复杂度和译码性能的平衡考虑 |
| 2.3.1 硬判决译码和软判决译码 |
| 2.3.2 卷积编码约束长度 |
| 2.3.3 截尾译码与译码深度的选择 |
| 2.3.4 译码器幸存路径的选择输出 |
| 2.4 本章小结 |
| 第三章 一种自适应Viterbi 译码算法的研究 |
| 3.1 基于t-算法的自适应Viterbi 译码算法 |
| 3.1.1 算法的总体结构 |
| 3.1.2 算法的实现过程 |
| 3.1.3 算法的性能分析 |
| 3.2 一种自适应Viterbi 算法 |
| 3.2.1 算法的结构组成 |
| 3.2.2 算法的信噪比评估方法 |
| 3.2.3 算法的复杂度评估方法 |
| 3.2.4 算法的门限自适应方法 |
| 3.2.5 算法的基状态自适应方法 |
| 3.3 仿真实验与分析 |
| 3.4 本章小结 |
| 第四章 IAVA 译码器的设计与实现 |
| 4.1 IAVA 译码器的总体设计 |
| 4.1.1 译码器的参数设计 |
| 4.1.2 译码器架构设计 |
| 4.2 IAVA 译码器各分支模块的设计 |
| 4.2.1 状态生成模块设计 |
| 4.2.2 BMU 模块设计 |
| 4.2.3 ACS 模块设计 |
| 4.2.4 最优路径获取模块设计 |
| 4.2.5 路径度量寄存器模块设计 |
| 4.2.6 幸存路径舍取以及路径存储单元模块设计 |
| 4.2.7 信噪比评估模块设计 |
| 4.2.8 状态数评估模块设计 |
| 4.3 自自适应 Vitterbi 译码码器的性能能分析 |
| 4.4 本章小结 |
| 第五章 结束语 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 选题依据和研究意义 |
| 1.2 VITERBI 译码器国内外研究现状 |
| 1.3 本文主要工作及结构安排 |
| 第二章 卷积码及VITERBI 译码算法 |
| 2.1 卷积码基础 |
| 2.1.1 卷积码编码 |
| 2.1.2 卷积码表示方法 |
| 2.1.2.1 连接矢量表示 |
| 2.1.2.2 连接多项式表示 |
| 2.1.2.3 状态图表示 |
| 2.1.2.4 网格图表示 |
| 2.1.3 卷积码的距离特性 |
| 2.2 VITERBI 译码算法 |
| 2.2.1 最大似然译码 |
| 2.2.2 硬判决和软判决 |
| 2.2.3 Viterbi 算法 |
| 2.2.4 Viterbi 算法性能 |
| 2.2.4.1 BSC 情况下的Viterbi 译码算法的性能 |
| 2.2.4.2 AWGN 中Viterbi 译码算法的性能 |
| 第三章 VITERBI 译码器核心模块及其电路实现算法 |
| 3.1 VITERBI 译码器基本结构 |
| 3.2 分支度量计算模块 |
| 3.3 加比选模块 |
| 3.4 幸存路径管理模块 |
| 3.4.1 截短Viterbi 译码 |
| 3.4.2 幸存路径管理算法 |
| 3.4.2.1 寄存器交换算法 |
| 3.4.3.2 回溯算法 |
| 第四章 VITERBI 译码器的FPGA 实现 |
| 4.1 (2,1,7)卷积码VITERBI 译码器的FPGA 实现 |
| 4.1.1 (2,1,7)卷积码Viterbi 译码器总体设计 |
| 4.1.2 分支度量计算模块设计 |
| 4.1.3 加比选模块设计 |
| 4.1.4 幸存路径管理模块设计 |
| 4.1.5 控制模块设计 |
| 4.1.6 存储单元设计 |
| 4.2 参数化VITERBI 译码器实现 |
| 第五章 VITERBI 译码器的验证、测试与性能分析 |
| 5.1 VITERBI 译码器测试方案 |
| 5.2 VITERBI 译码器的仿真验证 |
| 5.3 VITERBI 译码器的硬件测试 |
| 5.4 VITERBI 译码器性能分析 |
| 5.4.1 FPGA 设计性能 |
| 5.4.2 Viterbi 译码器译码性能 |
| 第六章 结论 |
| 6.1 本文总结 |
| 6.2 未来研究方向 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的科研成果 |
